貼片電阻采用新技術設計對于電阻小型化發(fā)展非常重要

來源：萬利隆電子人氣：發(fā)布時間：2021-04-02

貼片電阻是集成電路設計重要電子元器件，目前集成電路采用新工藝進行生產，從集成電路設計的角度來看，降低VDD值造成的主要問題之一是降低了現(xiàn)有和標準電路拓撲的有用電壓范圍。模擬電路主要受到這種限制缺陷的影響。降低閾值電壓，以及MOS(金屬氧化物半導體)晶體管柵氧化層變薄，會導致亞閾值漏電流急劇上升，這在納米技術中是相當?shù)湫偷?。這些原因限制了閾值電壓的進一步降低。設備和系統(tǒng)國際路線圖預測的未來數(shù)年技術節(jié)點上的VDD級別和閾值電壓的依賴關系?？梢杂^察到，由于大量的泄漏電流，閾值電壓不能跟隨供電電壓水平下降的趨勢。

貼片電阻采用新技術生產這一事實降低了常規(guī)電路拓撲結構,例如，共級編碼結構正常工作的電壓凈空。電源電壓偏低會顯著影響模擬電路的主要參數(shù)，如動態(tài)范圍(DR)、電源抑制(PSR)、抗噪聲等。第二個限制因素是納米尺度技術中工藝參數(shù)的顯著波動，這給IC和貼片電阻等元器件設計帶來了新的要求——電路必須足夠強大，以應對工藝、溫度和電壓的變化。

貼片電阻采用新技術設計對于電阻小型化發(fā)展非常重要，目前沒有專門的低壓(LV)技術而設計的CMOS模擬集成電路的最小電源電壓受到MOS晶體管的啟動電壓VGS和所需電壓擺幅之和的限制。例如，對于具有合理通道長度的晶體管，在標準深亞微米CMOS制造工藝中，≈300 mV的電壓可視為平均閾值電壓水平。施加在柵極和本體端子之間的外部電壓(或者相反)通常足以在MOS結構中引入強反相，從而打開晶體管。低電壓(VDD≈600 mV或更低)造成的另一個問題是cascode電路結構和堆疊晶體管[2]的電壓高度受限。因此，仍然需要新的設計方法集中在能夠克服上述限制的低壓電路拓撲上。

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