貼片電阻器和MOS晶體管是低壓集成電路設計中常用元器件

來源：萬利隆電子人氣：發(fā)布時間：2021-04-08

貼片電阻器可以在標準CMOS技術中使用的低壓設計技術和方法的調查沒有額外的過程步驟被提出。一般來說，低壓設計技術可分為兩大類:傳統(tǒng)方法和非常規(guī)方法。非常規(guī)方法包括體積驅動BD方法、動態(tài)閾值技術、浮門方法、準浮門方法和體積驅動準浮門方法。然而，只有采用體積驅動和動態(tài)閾值方法設計的電路可以在標準CMOS技術中實現(xiàn)，而無需修改制造工藝。另一方面，傳統(tǒng)的電路技術，如軌到軌輸入輸出工作范圍電路、工作在亞閾值區(qū)域的貼片電阻器和MOS晶體管、電平移頻技術或自級聯(lián)碼結構的MOS晶體管，是低壓集成電路設計中常用的方法。

由于貼片電阻器只有采用體積驅動方法設計的電路才能在純CMOS技術中實現(xiàn)，貼片電阻器應用在這種低壓電路設計技術。在一些實驗和硅證明模擬/混合信號電路的例子設計的BD方法。首先，解釋MOS晶體管和貼片電阻器的操作區(qū)域是至關重要的，因為這是模擬IC設計最重要的方面。優(yōu)化的IC設計的特點是功耗最小，硅面積最小，有足夠的頻響、增益等電路指標。使用特低電源電壓的系統(tǒng)的模擬和混合信號電路設計過程，即使是經驗豐富的電路設計人員也會面臨額外的挑戰(zhàn)。低電壓所帶來的問題，會對一些設計考慮、電路屬性和可能的設計選項產生負面影響。

首先也是最重要的是，貼片電阻器和MOS晶體管工作的反轉能級有很大的限制。這導致了晶體管參數(shù)之間更高的不匹配，指數(shù)溫度靈敏度，以及操作頻率的大幅降低。我們不能忘記由于大型晶體管補償?shù)涂鐚е担黾拥脑肼暫途_二次效應建模的困難而增加的硅面積要求。以上都是低壓/低功耗電路[3]設計及其應用的典型缺點。第二個問題是拓撲問題。它限制了堆疊晶體管的可能數(shù)量，以確保它們在飽和區(qū)工作。根據(jù)定義貼片電阻器和MOS晶體管亞閾值深度區(qū)域飽和電壓的理論下限為VDSsatmin≈4 yansktq，其在室溫下約為105 mV。但隨著反演水平的增加，該值呈平方根趨勢。

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