使用分立ADC的應(yīng)用，包括電能計(jì)量，掌上型醫(yī)療設(shè)備，工業(yè)控制系統(tǒng)，電源管理系統(tǒng)，游戲機(jī)和儀器儀表等，低成本微控制器為其提供高性能模擬功能逐漸成為可能。不過，在如此因?yàn)樵跐M足頻率和延遲需求的同時(shí)還要實(shí)現(xiàn)低成本和低功耗目標(biāo)太難。

對(duì)于之前使用分立ADC的應(yīng)用，包括電能計(jì)量，掌上型醫(yī)療設(shè)備，工業(yè)控制系統(tǒng)，電源管理系統(tǒng)，游戲機(jī)和儀器儀表等，低成本微控制器（MCU）為其提供高性能模擬功能逐漸成為可能。在通用控制系統(tǒng)應(yīng)用中，往往需要奈奎斯特（奈奎斯特）ADC兼具低延遲，高頻寬和低功耗特性，與此同時(shí)，其精準(zhǔn)度達(dá)到約14位元有效位數(shù)（14位元ENOB ），價(jià)格也為大眾所接受。在如此繁多的需求之下，目前的大多數(shù)SAR和Σ-Δ（DS）ADC都將慘遭淘汰，因?yàn)樵跐M足頻率和延遲需求的同時(shí)還要實(shí)現(xiàn)低成本和低功耗目標(biāo)太難。

CDAC單元的元件數(shù)量會(huì)呈線性增加，但這些元件的匹配要求會(huì)導(dǎo)致平方律區(qū)域增大。為了限制元件總數(shù)，通常使用橋接或縮放元件來將DAC拆分成更小的子DAC。這些縮放元件并非單位規(guī)格，其寄生效應(yīng)可能會(huì)導(dǎo)致進(jìn)一步的不匹配和錯(cuò)誤。通常由于區(qū)域限制，匹配超過10?11位元對(duì)于微控制器整合是不可行的。因此，必須對(duì)ADC DAC元件執(zhí)行某種形式的校準(zhǔn)才能滿足更高的解析度和精準(zhǔn)度要求。

ADC架構(gòu)

ADC架構(gòu)，不包括通道多工器.SAR ADC通常由DAC和比較器構(gòu)成反饋回路，并配有包括逐次逼近寄存器的邏輯.DAC通常由一組二進(jìn)位加權(quán)元件組成，在本例中使用的是電容，一些應(yīng)用中通常需要能夠?qū)O性未知的差分輸入訊號(hào)進(jìn)行轉(zhuǎn)換，轉(zhuǎn)換差分訊號(hào)也有助于透過共模雜訊抑制來提高結(jié)果的精準(zhǔn)度。

實(shí)現(xiàn)差分ADC常面臨諸多限制因素，其中一個(gè)是需要在逐次逼近期間將比較器的輸入保持在其共模范圍內(nèi)。當(dāng)比較器在共模電壓下自動(dòng)調(diào)零后，如果輸入偏離該共模電壓，將導(dǎo)致轉(zhuǎn)換結(jié)果出現(xiàn)錯(cuò)誤，進(jìn)而增加非線性度。為了防止這一問題，我們添加了一個(gè)尺寸更小，功耗更低的「非關(guān)鍵」比較器。該比較器搭配負(fù)端DAC（負(fù)責(zé)采樣VIN-）實(shí)現(xiàn)部分逐次逼近。這樣可使比較器負(fù)輸入V-足夠接近VCM，從而確保比較器的精準(zhǔn)度在1LSB以內(nèi)。負(fù)端所需的逼近次數(shù)由比較器的共模抑制比（CMRR）和ADC的解析度決定.CMRR越高，所需的逼近次數(shù)越少。例如，如果12位元ADC中比較器的共模抑制比為66分貝，則只需在負(fù)端進(jìn)行2次逼近（12位元LSB的二分之一=78分貝，因此負(fù)端逼近需將| VCMV- |電壓減到12分貝）。

華助會(huì)陣列

CDAC是SAR中最重要的組成部分.SAR ADC的線性度取決于電容陣列中的電容匹配，分離電容結(jié)構(gòu)是限制晶片面積的常用方法。圖2所示的CDAC拓?fù)浣Y(jié)構(gòu)結(jié)合校準(zhǔn)提供了一種可在電容陣列大?。?6個(gè)電容），速度，雜訊和線性度之間取得最佳權(quán)衡的設(shè)計(jì)。每個(gè)電容代表一組單位電容，透過對(duì)最高有效位元電容進(jìn)行校準(zhǔn)，可以縮小單位電容的尺寸。

ADC校準(zhǔn)

SAR ADC有許多種校準(zhǔn)方法，一些方法使用基于數(shù)位關(guān)聯(lián)的校準(zhǔn)，另一些方法使DAC相關(guān)技術(shù)測(cè)量DAC中的電容比例差，然后透過類比調(diào)整方式來修改DAC元件或者通過數(shù)位調(diào)整方式來調(diào)整結(jié)果。中ADC使用的測(cè)量方法，是透過測(cè)量電容比例差來確定電容誤差值，然后透過數(shù)位調(diào)整方式來修改結(jié)果。正端和負(fù)端華助會(huì)的MSB電容均被校準(zhǔn)。為了在調(diào)整SAR結(jié)果后不產(chǎn)生較大的非線性度，校準(zhǔn)前的CDAC必須是單調(diào)的，將縮放電容CSC1（圖3）的尺寸調(diào)整為略大于理想值可以保證單調(diào)性。

為了確定校準(zhǔn)誤差值，每個(gè)MSB電容（由位元15:11控制）都將與所有最低有效位元電容的組合進(jìn)行比較。例如，校準(zhǔn)的某一步是將位元11電容（1C）與位元10：0電容和末位元電容（由于CSC1過大而略大于1C）進(jìn)行比較下一步是將位元12電容（2C）與位元11：0電容和端接電容（略大于2C）進(jìn)行比較。依此類推，每個(gè)MSB電容都會(huì)執(zhí)行這一過程，校準(zhǔn)系數(shù)會(huì)進(jìn)行累加并儲(chǔ)存在記憶體中，每個(gè)ADC需要的儲(chǔ)存空間不到128位元。完成正常ADC轉(zhuǎn)換之后，從未經(jīng)校準(zhǔn)的結(jié)果中減去對(duì)應(yīng)于MSB結(jié)果的校準(zhǔn)值可獲得校準(zhǔn)結(jié)果。

實(shí)驗(yàn)結(jié)果

ADC采用90nm CMOS制程制造，ADC電路已整合到90nm微控制器中，目前處于生產(chǎn)階段。在某晶圓生產(chǎn)批次中隨機(jī)選取了4個(gè)元件，測(cè)得的ADC積分非線性（INL）誤差如圖5所示圖中所示的最小和最大INL的測(cè)試條件為：最大轉(zhuǎn)換速率，時(shí)脈頻率從1MHz的12MHz的?（最大時(shí)脈頻率），電壓從1.71V?3.6V，溫度從-40 ℃?125℃。

結(jié)論

借助90nm CMOS技術(shù)，現(xiàn)已成功使用金屬邊緣電容實(shí)現(xiàn)了一個(gè)低功耗差分自校準(zhǔn)460kS / s16位元軌到軌輸入SARA / D轉(zhuǎn)換器。這款A(yù)DC在全速下測(cè)得的電流消耗為800mA，適于多種應(yīng)用。矽測(cè)量顯示其總體性能達(dá)13.5?14.5ENOB，該電路現(xiàn)已整合到90納米微控制器中，目前處于生產(chǎn)階段。